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TRANSCRIPT

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前のレッスンでは電気回路の分割について説明しました

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Core couplings Snubberの設定方法　および電気回路コンポーネントが

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モデルに与える影響について説明しました

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このレッスンでは回路の信号処理部分に焦点を当てます

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前のモジュールの

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「Problems & solutions of real-time modeling」で説明したように回路の信号処理部分を

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一般的なアプリケーションで 使用されるよりも低い実行速度で

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実行する必要がある場合があります

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CPUが指定されたタイムスロットでコードを実行できない場合HIL SCADAは

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計算間隔のオーバーランまたはCIOフラグで警告します

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第4世代のHIL404およびHIL606は前世代のデバイスよりもさらに高速な実行速度を実現します

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またコア間の信号処理分割をサポートしているため

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信号処理コードの並列計算が可能です

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信号処理のパーティショニングにより複数の

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コア間でデータを交換することもできます

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信号処理のパーティショニングを管理するためにCPU markerとCPU transitionの2つのコンポーネントがあります

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CPU markerは信号処理モデルを指定されたCPUコアにマッピングするために使用されます

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これらは複数のユーザーCPUコアを搭載したデバイスでのみ利用可能です

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マスクをダブルクリックするとmarker's identification labelが表示され

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マークされた部分の回路がどのCPUコアで実行されるかが分かります

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CPU transition は同一デバイスの 異なるCPUコアで動作するコンポーネント間のデータ転送を管理します

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同じデバイスの異なるユーザーCPUで動作する2つの信号処理回路が

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データを交換するためにはCPU transitionコンポーネントを使用して接続する必要があります

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CPU transitionコンポーネントは１タイムステップ分の通信遅延があります

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このコンポーネントの詳細については[Materials]タブをご覧ください

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コア間の信号処理のパーティショニングに関しては2つの動作モードがあります

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[Model settings]--> [signal processing setting]-->[CPU mapping option]の順にクリックすると

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defaultかexecution rate-basedかどちらの動作モードか確認できます

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動作モードをdefaultにするとCPU markerコンポーネントは

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接続されたsignal Processing componentグループに適用されます

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CPU markerのないコンポーネントグループはCPUコア0にマップされます

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CPUトtransitionコンポーネントはCPUパーティショニングのセパレーターとして使用されます

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もう1つのオプションはexecution rate-basedの動作モード です

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これによりCPU transitionおよびCPU markerコンポーネントを使用せずに複数のCPUコアでモデルマッピングを行うことができます

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CPUパーティショニングはモデルに存在する実行レートに基づいて行われます

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このように[Materials]タブのドキュメントリンクで詳細に説明されているrate transitionコンポーネントは

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CPUパーティショニングのセパレータとしても機能します

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CPU markerを使用すると同じ実行レートを持つすべてのコンポーネントに適用されます

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CPU markerを使用しない場合コンパイラは実行レートを

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利用可能なCPUコアに自動的にマッピングします

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次に信号処理パーティショニングコンポーネントを使用する必要がある場合と

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その方法の例を見てみましょう

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この例ではHIL 404を使用しています

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ご覧のとおりこの例は信号処理部分のみの非常にシンプルなものです

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異なる高調波に対して高調波解析を行うことを想像してみましょう

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1つめの高調波アナライザーは1次　3次　5次　7次高調波に使用され

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2つめの高調波アナライザーは9次　11次　13次　15次高調波に使用されます

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信号処理の実行速度は6μsです

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次にこのモデルをコンパイルしてシミュレーションを実行します

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ご覧のとおりコンパイルは正常に終了していますがシミュレーションを実行するとCIOフラグが現れ

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信号処理コードが与えられた6μsの時間スロットで実行できないことを警告しています

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CIOフラグをクリックするとユーザーCPUが100％使用されていることがわかります

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トラブルシューティングのプロセスは信号処理のパーティショニングが解決策になり得ることを示唆しています

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次にモデルに戻ってこの回路を2つのコアに分割します

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1つの高調波アナライザを1つのコアに配置しもう1つを別のコアに配置します

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CPU transitionを選択しexecution rateをTsにしてみましょう

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最後にどの部分がどのコアで実行されるかをマークしましょう

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予想どおりモデルをコンパイルして再度実行するとCIOフラグは立ちません

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そのウィンドウをクリックするとユーザーのCPU使用率が

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コア間で均等に分割されていることがわかります

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ここで重要なのは信号処理設定のCPUマッピングが

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デフォルトに設定されていることです

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次にexecution rate-basedのCPUマッピングをどのように使うか見てみましょう

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まずCPU transitionの代わりにRate transitionを使用しましょう

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そのコンポーネントの後の回路のexecution rateはレート遷移前のexecution rateの2倍になります

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デフォルトのCPUマッピングでモデルをコンパイルするとmessage consoleでこのモデルが

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予想どおり1つのCPUコアになっていることがわかります

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シミュレーションを実行するとCIOエラーが発生します

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CPU mapping optionをExecution rate basedに変更してモデルを再実行しましょう

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message consoleを見るとモデルが2つのCPUコアに分割されていることがわかります

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シミュレーションを実行すると演算間隔オーバーの問題が解決されたことがわかります

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信号処理コアパーティショニングは信号処理ベースの

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（汎用）コンポーネントを含むマイクログリッド・システムで特に有効です

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これらのコンポーネントについてはモジュール5マイクログリッド用HILで詳しく説明します

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このレッスンではコアパーティショニングのすべての重要な側面について説明しました

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次のレッスンではデバイスの分割化について詳しく説明します

00:08:20

ではまた

00:08:21

お会いしましょう！